Эта тема является вики-сообщением. Любой может редактировать её. Пожалуйста, если вам есть что добавить или изменить, то сделайте это. Отвечайте действительно честно. Давайте объединим усилия и упростим себе жизнь.
BILETY_ARKhITEKTURA_EVM_2023_KS.pdf (798,9 КБ)
Kabanov.pdf (1,8 МБ)
Билеты Кабанов.pdf (3,2 МБ)
KABANOV_OTVETY-1 (1).pdf (2,9 МБ)
ОБЩАЯ ИНФОРМАЦИЯ
Что такое АЛУ - блок процессора, который под
управлением устройства управления служит для выполнения арифметических и
логических преобразований над данными.
Асинхронный RS - триггер с прямыми входами имеет два информационных
входа R и S, используемые для установки соответственно 1 и 0, а также два выхода:
прямой Q и инверсный. RS-триггер построен на двух логических элементах.
Магистраль – устройство, которое осуществляет взаимосвязь и обмен
информацией между всеми устройствами компьютера.
Циклы захвата магистрали - инициализировать передачу данных на магистрали
могут несколько устройств (активные устройства). Для разделения доступа к
магистрали существует механизм ее захвата. Основным активным устройством с
максимальным приоритетом на доступ к магистрали является процессор.
Дешифратор (или декодер) – это логическое комбинационное устройство,
служащее для преобразования двойного двоичного кода в сигнал управления в
десятичной системе исчисления на одном из выходов.
Полный дешифратор имеет n входов и k = 2n выходов, неполный - n входов и k <
2n выходов, селектор - n входов и 1 выход.
JK-триггер — это универсальный триггер, на базе которого можно реализовать
любой триггер.
Шифратор — это комбинационное устройство, преобразующее десятичные числа в
двоичную систему счисления, причем каждому входу может быть поставлено в
соответствие десятичное число, а набор выходных логических сигналов
соответствует определенному двоичному коду.
Кэш-память (КП), или кэш, представляет собой организованную в виде
ассоциативного запоминающего устройства (АЗУ) быстродействующую буферную
память ограниченного объема, которая располагается между регистрами процессора
и относительно медленной основной памятью и хранит наиболее часто
используемую информацию совместно с ее признаками (тегами), в качестве которых
выступает часть адресного кода.
Архитектура КЭШ-памяти определяется тем, каким образом достаточно большая
оперативная память отображается на сравнительно небольшой КЭШ.
Существует три разновидности отображения:
- КЭШ память с прямым отображением.
- Полностью ассоциативная КЭШ -память.
- Частично ассоциативная КЭШ-память.
"Триггеры
Триггер — простейшее последовательностное устройство, которое может
находиться в одном из двух возможных состояний и переходить из одного
состояния в другое под воздействием входных сигналов.
Классификация триггеров
- по способу приема информации;
- по принципу построения;
- по функциональным возможностям.
Синхронные триггеры в свою очередь подразделяют на триггеры со статическим
(статические) и динамическим (динамические) управлением по входу
синхронизации C. Статические триггеры воспринимают информационные сигналы
при подаче на вход C логической единицы (прямой вход) или логического нуля
(инверсный вход).
Динамические триггеры воспринимают информационные сигналы при изменении
(перепаде) сигнала на входе C от 0 к 1 (прямой динамический С-вход) или от 1 к 0
(инверсный динамический С-вход).
Статические триггеры в свою очередь подразделяют на одноступенчатые
(однотактные) и двухступенчатые (двухтактные). В одноступенчатом триггере
имеется одна ступень запоминания информации, а в двухступенчатом — две такие
ступени. Вначале информация записывается в первую ступень, а затем
переписывается во вторую и появляется на выходе. Двухступенчатый триггер
обозначают через ТТ.
Различие триггеров по функциональным возможностям
- с раздельной установкой состояния 0 и 1 (RS-триггеры);
универсальные (JK-триггеры); - с приемом информации по одному входу D (D-триггеры, или триггеры
задержки); - со счетным входом Т (Т-триггеры).
Тайминги — временна́я задержка сигнала при работе динамической оперативной
памяти со страничной организацией, в частности, SDRAM.
Шина PCI – это набор сигнальных линий, непосредственно соединяющих
интерфейсные выводы групп устройств.
Мультипле́ксор — устройство, имеющее несколько сигнальных входов, один или
более управляющих входов и один выход.
Виды мультиплексоров:
- пирамидальные
- каскадные.
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №1
- Функции конъюнкция, дизъюнкция, штрих Шеффера, стрелка Пирса. Условное графическое обозначение элементов, реализующих эти функции.
Конъюнкция, Дизъюнкция, Штрих Шеффера, Стрелка Пирса:
- флаги, системный флаг, системный таймер.
Флаг – результат операции АЛУ, который записывается в регистре флагов.
Системный флаг – управляет вводом-выводом и переключением между задачами и вирт. режимами.
Системный таймер – содержит 3 канала:
- 0 канал – управление сис. часами.
- 1 канал - регенерация памяти.
- 2 канал – генератор звука.
- SIMM 72-pin имеет организацию 4М х32. Микропроцессор Pentium. Организация
ИМС 4М х8. Контроллер ОЗУ позволяет формировать16М адресов. Определить:
количество ИМС на модуле;
32/8=4
банк (по определению);
8 байт (Pentium)(Шина Данных)
минимальное количество модулей и емкость ОП;
Шина данных ОП 8 байт; Разрядность ячейки модуля 4 байта; Количество 8:4=2; Объем модуля = 4М*4Б=16МБ; Объем памяти 16МБ *2=32МБ.
количество банков;
максимальное количество адресов ОП / Кол-во ячеек в банке
максимальное количество модулей и емкость ОП
4 банка * 2 модуля = 8 модулей
Объем памяти 16МБ*8 = 128МБ
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №2
1. Назначение мультиплексора. Условное графическое обозначение мультиплексора. Назначение входов и выходов.
Предназначен для соединения в желаемом порядке информации, поступающей с нескольких входных шин на одну выходную.
Информационные входы – к ним подключаются источники сигналов.
Управляющие входы – адресные входы и входы разрешения работы.
Адресные входы – поступает адрес источника, который мультиплексор должен соединить с приёмником.
D7-D0 – информационные входы
A4, A2, A1 – адресные входы
E – вход разрешения работы
Y – выход
2. АЛУ микропроцессора. Назначение. Арифметические операции.
Логическое устройство предназначено для выполнения арифметических и логических операций, формирования флагов.
Арифметические операции: Логическое сложение; Логическое умножение; Отрицание; Исключающее ИЛИ; Вычитание; Проверка; Преобразование.
3. процесс обработки прерываний МП
Процесс происходит в 3 этапа:
- Прекращение выполнения текущей программы с сокращением контекста
- Выполнение программы обработки прерываний (источник и обработка).
- Возврат управления прерванной программы.
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №3
1. Функции инверсия, неравнозначность, равнозначность. Условное графическое
обозначение элементов, реализующих эти функции…
2. Структура и форматы целых чисел, чисел со знаком.
Целые без знака обычно занимают в памяти 1 или 2 байта
Слово без знака; Разрядная сетка n=16
Байт со знаком; Разрядная сетка n=16
Слово со знаком; Разрядная сетка n=16
Двойное слово со знаком; Разрядная сетка n=32
Числа со знаком для представления использует прямой, обратный, исполненный код.
- ПК – код из любой СС В 2СС
- ОК – инверсия всех разрядов ПК кроме знака (старшего разряда)
- ДК - код полученный сложением ОК с единицей.
- Инверсный код – код полученный инверсией ПК включая знаковый разряд.
3. конвейер обработки команд.
Конвейерная обработка команд – этот принцип подразумевает, что в каждый момент времени процессор выполняет работу над разными стадиями выполнения нескольких команд, на выполнение каждой выделяются отдельные аппаратные ресурсы.
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №4
1. Асинхронный RS – триггер с прямыми входами. Схема. УГО. Таблица состояний.
2. магистраль, командные циклы, цикл захвата магистрали
Магистраль – сигналы процессора, образующие 3 основных шины: адреса, данных и управления
Командный цикл – набор циклов магистрали, которые нужно выполнять при выполнении команды.
Цикл захвата магистрали:
К системной шине может быть подключено множество устройств.
В каждый момент времени на шине может работать только 2 устройства, одно управляет обменом, другое исполнитель.
HOLD – активный сигнал на входе, говорит о том, что активное устройство дает запрос МП передать управление системной шине
МП – завершает текущий цикл и переводит выходы в высокоимпеданское состояние и формирует сигнал подтверждения на выходе
3. Тактовая частота шины расширения 66МГц. Шина данных шины расширения 64
бита. Шина адреса шины расширения 32 бита. Обмен по шине выполняется за один такт.
Рассчитать пропускную способность шины
- Шина данных 64 Бит = 8 байт
- Шина адресом 32 Бита = 4 байта
- 8 байт * 66 Мгц = 528 Мб/с
- 4*66=264 Мб/с
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №5
1. Назначение дешифратора. Полный дешифратор. Условное графическое
обозначение дешифратора. Назначение входов и выходов. Принцип работы.
Предназначен для определения состояния регистров или счетчиков, т.е. преобразование двоичного или двоично-десятичного кода в унитарный позиционный код.
Полный дешифратор n входов и 2^n выходов
Дешифратор 3 на 8
1, 2, 4 – инф. входы
Е1, Е2#, E3# - входы разрешения работы
0# - 7# - выходы
Принцип работы:
2. Структура и форматы вещественных чисел.
Вещественные числа предназначены для хранения дробных значений.
Короткое вещественное n = 32; Знак 1 Бит; Хар-ка = 8 Бит; Мантисса = 32 Бита;
Длинное вещественное n = 64; Хар-ка = 11 Бит; Мантисса = 52 Бита;
Расширенное вещественное n = 80; знак 1 Бит; Хар-ка = 15 Бит;
3. укажите название устройства, опишите входы и выходы, укажите выходной сигнал
Приоритетный шифратор 8 на 3
#0, #7 – входы шифратора
E1# - вход разрешения работы
E2# - признак отсутствия активных сигналов
GS – признак присутствия
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №6
1. JK – триггер. УГО. Таблица состояний. Временные диаграммы работы
| C | J | K | Q пред | Q | Режим |
|---|---|---|---|---|---|
| 0 | х | х | 0 | 0 | Хранение |
| 0 | х | х | 1 | 1 | |
| 1 | 0 | 0 | 0 | 0 | |
| 1 | 0 | 0 | 1 | 1 | |
| 1 | 0 | 1 | х | 0 | Запись 0 |
| 1 | 1 | 0 | х | 1 | Запись 1 |
| 1 | 1 | 1 | 0 | 1 | Счётный режим |
2. Устройство управления микропроцессора.
Обеспечивает управление выполнением команды
- Регистр команд (прием, хранение команды пока она выполняется МП).
- Счётчик команд (хранит относ. адрес (смещение) следующей команды и следит за последовательностью выполнения команд).
- Микропрограммное УУ (обеспечивает вертикальную совместимость процессоров одного ряда по системе команд – процессор, выпущенный последним, способен выполнять все команды предыдущих процессоров)).
- Очередь команд (увеличивает быстродействие процессора).
3. флаги, назначение, количество и типы
Флаг – результат операции АЛУ, который записывается в регистре флагов.
- CF – флаг переноса заема; 1 – если был перенос при сложении из старшего разряда или заем при вычитании;
- PF – флаг четности; 1 – если младший байт результата содержит четное кол-во единиц;
- AF – флаг дополнительного переноса заема; 1 – если был перенос при сложении из младшей тетрады в старшую;
- ZF – флаг нуля; 1 – если результат равен 0;
- SF – флаг знака;
0 – если результат положительное число;
1 – если результат отрицательное число;
- ОF – флаг переключения; 1 – если результат не размещается в выбранной программной сетке;
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №7
1. Назначение шифраторов. Шифраторы в интегральном исполнении, назначение
входов и выходов.
При подаче сигнала на 1 из входов на выходе появляется двоичный код номера выбранного входа
0–7 - входы шифратора;
Е1 – вход разрешения работы;
1–2–4 – выходы шифратора;
Е2 – признак отсутствия сигнала;
GS – признак присутствия сигнала;
2. Структура и форматы двоично – десятичных данных. Символьные данные
- BCD - информация представляется в двоичном виде, но используется цифры десятичной системы счисления.
- BCD – неупакованный. В 1 байте – 1 десятичная цифра. Для ее хранения используется мл. тетрада (биты[0 - 3]). Старшая при вычислениях не учитывается.
- BCD – упакованный. В 1 байте - 2 десятичные цифры; младшая в младшей тетраде, старшая в старшей.
- 8-ми разрядный упакованный BCD формат. В байте размещается 2 цифры в двоично-десятичном коде. Младшая цифра 0-3, старшая 7-4, диапазон 00-99.
- 8-ми разрядный неупакованный BCD формат. В байте размещается 1 цифра в двоично-десятичном коде, в разрядах от 3 - 0.
- Символьные данные. Каждый символ представлен 8-ми разрядным ASCII кодом.
3. архитектуры КЭШ памяти, принцип работы КЭШ
Кэш – сверхоперативная память, предназначенная для согласования процессора и ОП.
- Кэш с прямым отображением. Некоторый блок ОП может быть помещен только в строго определенную для него строку в кэш-памяти.
- Полностью ассоциативный кэш. Любой блок ОП может копироваться в любую строку КЭШ.
- Наборно ассоциативная память. Одновременное хранение копий блоков информации со строк ОП, располагающихся на разных страницах.
- Кэш со сквозной записью. Результат всегда сохраняется в ОП, в случае КЭШ-попадания копия сохраняется в КЭШ.
- КЭШ с обратной записью. В случае КЭШ-попадания данные записываются только в КЭШ, в случае промаха - только в ОП.
- Принцип работы: процессор обращается к ячейке ОП и устанавливает уникальный адрес этой ячейки на шину. Этот адрес обрабатывает контроллер кэш и выделяет из адреса признак и сравнивает с признаков в памяти тэгов. Если признаки совпали это кэш-попадание. Если признаки не совпали, то это кэш-промах и информация считывается из ОП.
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №8
1. Асинхронный RS – триггер с инверсными входами. Схема. УГО. Таблица
состояний.
2. Регистры общего назначения микропроцессора. Управление разрядностью
регистров.
МП содержит 8 32-х разрядных регистров общего назначения.
РОНы предназначены для хранения данных и адресов.
EBX (База); ECX (Счетчик); EDX (Регист. Данных); EAX (Аккумулятор) Сверх ОП разрядность.
3. цифровой автомат, комбинационные схемы, отличия и особенности
Цифровой автомат - хранение, преобразование дискретной информации. Результат статический, не зависят от приемников состояний.
Комбинационные схемы - устройства без памяти, выходы зависят только от комбинации входов. Зависимость от предыдущих состояний.
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №9
1. Назначение триггеров. Классификация триггеров.
- Предназначен для: ввода, хранения, вывода 1 Бита информации в двоичном коде.
- Классификация
По способу приема: асинхронные и синхронные (нет, есть синхровход С)
По функциональному признаку: RS (с двумя установочными входами), JK (универсальные), D (с задержкой и одним входом), T (с одним счётным входом).
2. АЛУ микропроцессора. Регистры дескрипторы
АЛУ – логическое устройство для выполнения арифметических и логических операций, формирует флаг.
Регистры дескрипторы – хранит объем сегмента, базовый адрес и атрибут защиты.
3. укажите название устройства, опишите входы и выходы, укажите выходной сигнал
Входы
Е1.1#Е1.2 Е2.1#E2.2# - разрешение работы
1 и 2 – дешифраторы
1-2 – прямые входы
0-4, 0-4 – выходы
1-му работать можно
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №10
1 D- триггер. Т – триггер. УГО. Таблицы состояний. Временные диаграммы работы.
D - Триггер:
Т - Триггер:
2 Мультиплексор, назначение определение вводов выводов, УГО
Предназначен для соединения информации в желаемом порядке информации, поступающей с нескольких входных шин на одну выходную.
- Информационные входы – к ним подключаются источник сигналов.
- Управляющие входы – адресные входы и входы разрешения работы.
- Адресные входы – поступает адрес источника, который мультиплексор должен соединить с приёмником.
D7-D0 – информационные входы
A4, A2, A1 – адресные входы
E – вход разрешения работы
Y - выход
3 Перевести числа в двоичный код, выполнить операции, предложенные в примере, показать все преобразования и определить флаги полученного результата +17 –(+12); -11-22
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №11
1. Регистр памяти в интегральном исполнении. Назначение входов, выходов.
Принцип работы.
1 Бит поступает на вход, одновременно с этим со всех триггеров их прошлый сигнал поступает на следующий с Q4 на Q3 и т.д.
2. Режимы работы микропроцессора: режим реального времени; режим защищенной
памяти.
- Защищенный режим:
-
- Многозадачная обработка информации;
-
- Защита памяти (4х ур. мех. привилегий, операции от привилегий);
-
- Доступна вся шина адреса СР4;
-
- Размер сегмента – любой;
-
- Сегмент регистра – база;
- Режим реального времени:
-
- Обращение к ОП происходит по реальным адресам;
-
- Набор доступных операций не ограничен;
-
- Защита памяти не исп.;
-
- Сегмент регистра – селектор;
3. укажите название устройства, опишите входы и выходы, укажите выходной сигнал
Мультиплексор
D0-D3 - инф. входы;
А2-А1 - адресные входы;
Е – разрешение работы;
Y – выход MS;
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №12
1. Регистр сдвига в интегральном исполнении. Назначение входов и выходов. Режимы работы. Временные диаграммы работы.
2. Шина адреса микропроцессора. Адресное пространство памяти.
Шина адреса - шина, которая назначает адрес ячейки или порта, с которого будет считываться информация.
Адресное пространство – диапазон адресов, обозначающих место в памяти.
3. Организация ИМС динамического ОЗУ 4М х 8. Общие входы-выходы данных. Три состояния. Рассчитать емкость. Начертить УГО. Начертить временную диаграмму режима записи.
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №13
1. ИМС динамической оперативной памяти. УГО. Назначение входов, выходов. Временные диаграммы работы.
2. микросхемы ПЗУ, виды, хранимое ПО
ПЗУ – энергонезависимая память, предназначенная для хранения редко изменяемой информации.
ROM – однократно программируемое ПЗУ.
EPROM – ПЗУ с записью и стиранием эл. сигналами.
EEPROM – ПЗУ с записью и стиранием эл. сигналами отличие в стирании производится за счет эл. сигналов на транзисторы, что позволяет перепрограммировать ПЗУ в устройстве.
3. Представить число (-278) в формате «целое слово со знаком»
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №14
1. Классификация регистров.
Регистр, принимающий, хранящий и выдающий параллельный код. (Регистр памяти или хранения)
Регистр, принимающий последовательный и выдающий параллельный код, и наоборот (Регистр сдвига)
2. тайминги, перечислить все виды
Тайминг (Tras) – кол-во тактов между подачей команд деактивации и началом след. обращения к ИMC, т.е. активации RAS#.
RAS to CAS – применяется для синхронной памяти от активации сигнала RAS# до активации сигнала CAS#
Cas Latency (Tc) – указывает кол-во тактов через которое на входе ИMC появляется считывание данных после активации сигнала CAS#.
3. Организация ИМС статической памяти 32х4. Общие входы-выходы данных. Три состояния. Рассчитать емкость. Начертить УГО. Начертить временную диаграмму режима чтения.
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №15
1. Пакетный цикл обмена микропроцессора и памяти.
Пакетный цикл (ПЦ):
- состоит из 4х передач;
- адрес линейки памяти МП передает только для первой передачи;
- адреса 2 и 3 и 4 передач ПЦ формирует контроллер ОП или ИMC;
- при передаче информации кол-во байтов=разрядности шины данных МП;
- данные передаются по тактам 5-2-2-2 первая передача за 5 тактов на шины, 2я – за 2 такта и т.д.
2. Автоконфигурирование устройств шины PCI.
Стандарт Plug and Play описывает правила автоматического распределения ресурсов между устройствами системы. Программа инициализации системы Post по очереди выбирает каждый слот и если в нем обнаружено устройство, то производится его опрос и выделение системных ресурсов, необходимых устройству. Устройство будет доступно только после полного конфигурирования.
3. Выполнить операцию над данными, представленными в формате «байт со знаком». (-26) + 15
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №16
1. мультиплексор, виды мультиплексоров. Назначение входов и выходов.
Предназначен для соединения информации в желаемом порядке информации, поступающей с нескольких входных шин на одну выходную.
Информационные входы – к ним подключаются источник сигналов
Управляющие входы – адресные входы и входы разрешения работы.
Адресные входы – поступает адрес источника, который мультиплексор должен соединить с приёмником
D7-D0 – информационные входы
A4, A2, A1 – адресные входы
E – вход разрешения работы
Y - выход
2. загрузчик ОП, настройки BIOS
Загрузчик ОП находит на накопителе загрузочный сектор, копирует информацию из него в ОП и выполняет запуск скопированной программы. Программа начальной загрузки определяет являются ли диски системными. Если диски системные управление передается на начало скопированной области, где находится точка входа в процедуру загрузки ОС. Если диски не системные управление переходит программе POST.
Настройки BIOS:
- Стандартные настройки;
- Настройки периферии;
- PC Health;
- Параметры телеметрии платы;
- Управление энергопотреблением;
3. SIMM 72-pin имеет организацию 2М х32. Микропроцессор Pentium. Организация
ИМС 2М х16. Контроллер ОЗУ позволяет формировать 4М адресов. Определить:
- количество ИМС на модуле; 32/16=2
- банк (по определению); 8байт
- минимальное количество модулей и емкость ОП;
-
- Шина данных 8 байт
-
- Разрядность ячейки модуля 4 байта
-
- Кол-во модулей в банке=ШДМП: разрядность ячейки= 8:4=2 модуля
-
- Объем 2м*4б=8мб
-
- Объем памяти 8мб*2=16мб
-
- Объем модуля 2м*4б=8мб
- количество банков; 16м/2м=8 банков
- максимальное количество модулей и емкость ОП.
8 банков * 2 модуля=16 модулей
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №17
1. SIMM модули… Организация. Емкость. Напряжение питания
| Ёмкость | Без | паритета | С | паритетом |
|---|---|---|---|---|
| 30 pin | 72 pin | 30 pin | 72 pin | |
| 256 Кбайт | 256 x 8 | - | 256 x 8 | - |
| 1м | 1м х 8 | 256к x 32 | 1м х 8 | 256к x 32 |
| 2м | - | 512к x 32 | - | 512к x 32 |
| 4м | 4м х 8 | 1м х 32 | 4м х 8 | 1м х 32 |
| 8м | - | 2м х 32 | - | 2м х 32 |
| 16м | - | 4м х 32 | - | 4м х 32 |
| 32м | - | 8м х 32 | - | 8м х 32 |
| 64м | - | 16м х 32 | - | 16м х 32 |
Напряжение в среднем 5В
2. преобразование регистра из последовательного в параллельный
3. Представить число 75 в форматах «BCD упакованный», «BCD неупакованный»
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №18
1. контроллер прямого доступа, принцип работы.
- ПДП принимает запрос на линии входа от внешнего устройства.
- Формирует запрос на линии Hold на захват шины.
- МП завершает тех. цикл переключает входы в высокоимпедансное состояние и сообщает об этом сигналом HLOA.
- ПДП (DMA) на линии DACK (линия подтверждения активного управления низкого сигнала DMA сообщает внешнему устройству о начале выполнения циклов DMA.
- Формирует на ШАМП ячейки для обмена.
- Вырабатывает управляющие сигналы обеспечивает обмен.
2. Гиперпотоковые, скалярные и суперскалярные процессоры процессоры.
- Суперскалярные
такие МП имеют конвейера, что позволяет выполнять несколько команд параллельно. - Скалярные
обладают единственным конвейером. - Гиперпотоковые
Один физический процессор одновременно может выполнять два потока. Физический процессор (микросхема, устанавливаемая в сокет) имеет два комплекта архитектурных (прикладных и системных) регистров. В каждом комплекте имеется свой указатель инструкций, «идущий» по своему потоку.
3. двухканальный режим работы, принцип работы
2 канала памяти работают параллельно. Устанавливается 2 банка, модули в банке абсолютно одинаковые, 1 банк хранит данные с четными адресами др. с нечетными, пока выполняется восстановление информации после считывания в 0-м банке чтение производится из др. банка.
ЭКЗАМЕНАЦИОННЫЙ БИЛЕТ №19
1. DIMM модули. Организация. Емкость. Поколения модулей. Напряжение питания.
Модули 1-го поколения:
Напряжение 5В
Разрядность ячейки памяти 8 байт
Ёмкость от 8МБ до 256МБ
Модули 2-го поколения:
Модуль DIMM 168, 184 pin
ИМС DDR2 SDRAM
Ёмкость модулей 64-1024 МБ
Напряжение питания 2,5В (ключ смещен) и 1,8В(ключ по центру)
Модуль DIMM 240 pin
ИМС DDR2 SDRAM
Напряжение питания 1,8В
Ёмкость 256МБ - 4ГБ
ИМС DDR3 SDRAM
Напряжение питания 1,5В
Ёмкость 512МБ - 4Г
2. SRAM DRAM память, память по способу доступа к информации
DRAM (динамическая память) и SRAM (статическая память)
SRAM. В статич. БИС (большие интегральные схемы) ЗЭ-триггер предусматривает потенциальный характер управляющих сигналов и возможность считывания данных без разрушения.
DRAM. В динамич. БИС (большие интегральные схемы) запоминающим элементом является конденсатор, считывание выполняется с разрушение информации.
Имеют произвольный доступ, т.е. возможность получить доступ к любой ячейке за одно и то же время.
3. Представить число –25,75 в формате «короткое вещественное»
